我是靠谱客的博主 现代秀发,这篇文章主要介绍Verilog一种检测信号上升沿的方法,现在分享给大家,希望可以做个参考。

在always@()模块下,不能再使用always@来检测上升沿或者下降沿,但有一种小算法,分享一下。

假设要检测en的上升沿:

always@(posedge clk)begin

    en_delay1 <= en;

end

always@(posedge clk)begin

    if(en == 1 && en_delay1 == 0)begin//此处为检测en的上升沿

        ......

    end

end

最后

以上就是现代秀发最近收集整理的关于Verilog一种检测信号上升沿的方法的全部内容,更多相关Verilog一种检测信号上升沿内容请搜索靠谱客的其他文章。

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